高速同步信号采集论文

高速同步信号采集论文（精选8篇）

高速同步信号采集论文 第1篇

关键词：心电,脉搏,ARM,S3C2440,SD卡

0 引言

研究表明,心电和脉搏波信号中包含着人体重要和基本的生理参数[1]。这些生理参数的日常监护与检测,对于慢性病患者和老年人的健康以及心脏疾病的治疗都有着重要的临床意义[2]。除此之外,对这些生理参数进行长期监测,还可以了解人体健康状态的变化趋势,从而掌握一些疾病对人体健康产生的影响。因此,国内外的学者近几十年来一直致力于心电信号和脉搏信号的分析,特别是计算机辅助诊断与分析,涉及到的领域包括:多种噪声干扰下的微弱心电信号和脉搏信号的信息提取、心电信号和脉搏信号的模式识别与分类、心电数据库、计算机辅助诊断等[3]。

由于已有的一些监护仪系统大多采用个人电脑或是工控机作为波形显示和数据处理的控制器,它们体积大,不易携带[4]。与此同时,一些检测系统直接采用单片机做处理器监护系统,功能较为单一,数据存储量小,使用不是很方便[5]。

随着微处理技术和电子技术的发展,这就为医疗技术提供了新的平台,促使家庭化医疗成为医疗发展史上的一个新的方向。因此,在现有心电和脉搏信号的检测和诊断的基础上,开发具有家庭化特点的心电、脉搏信号采集和分析系统是一个很现实而且有意义的课题。我们以ARM处理器S3C2440为核心,设计并实现了心电与脉搏信号同步数据采集系统装置。该系统对脉搏信号和心电信号进行长时间同步采集,并通过液晶屏对脉搏信号和心电信号波形进行实时显示。利用该系统采集到的数据,可以进一步探讨研究心电和脉搏之间的变化关系,用于揭示在生命过程中二者所存在的某些规律。同时,它具有体积小,功能多,操作方便的特点,可以方便地在日常生活中使用。

1 系统整体结构

设计了一种基于S3C2440处理器和uC/OS-II操作系统的心电与脉搏信号同步数据采集系统。系统主要由心电放大及滤波电路、32位ARM微处理器S3C2440、存储器、液晶显示模块等组成。心电信号与脉搏波信号采集系统中硬件主要包括模拟和数字两大部分,首先将来自电极的模拟信号进行放大、滤波处理;然后通过S3C2440处理器内部的10位A/D转换器进行数模转换。转换完的数字信号一方面经过无损压缩后存储到SD卡,另一方面传送到液晶屏LCD上显示心电和脉搏波波形。S3C2440处理器作为外围控制电路的核心,控制液晶和数据信号的输入与输出。其中系统的硬件框图如图1所示。

2 系统硬件设计

2.1 心电采集模块设计

心电采集过程:来自AgCl电极的心电信号送入前置放大器进行放大,为了增强电路的耐直流极化的能力,避免进入截止和饱和状态,前置放大增益不宜过大,所以让前置放大器放大5倍。然后将信号送入低通滤波器和高通滤波器,以滤除0.05Hz～100Hz以外的干扰信号,同时分别对输入的信号进行放大。低通滤波器放大2倍,高通滤波器放大4倍。当信号进入50Hz的陷波电路后,滤除掉50Hz的工频干扰信号。最后进入后置放大器,将心电信号电压进一步放大25倍。因此,整个心电信号采集电路对输入的模拟信号放大了1000倍左右。心电采集电路结构框图如图2所示。

下面简单介绍各自的功能电路:

(1)前置放大电路

由于人体心电信号比较微弱,其噪声背景却较强,故测试条件比较复杂。为不失真地检测出有临床价值的心电信号,往往要求心电采集系统具有高精度、高稳定性、高输入阻抗、高共模抑制比、低噪声及强抗干扰能力等性能。其中前置放大电路是心电数据采集的关键环节,本设计采用AD公司仪用放大器AD623作为前置放大的核心器件。AD623具有低输入偏置电流、低噪声、高精度、较高建立时间、低功耗等特性,共模抑制比可达130dB,非常适用于医疗仪器放大器使用,其增益(范围约1～1000倍)可通过一只连接在1管脚和8管脚之间的外接可调电阻Rg设置,其增益方程为:

(2)压控电压源二阶低通滤波电路

C35、C37、R51、R68、R70、R71、UP2B构成压控电压源二阶低通滤波器,由于心电信号的频率范围在0.05Hz～100Hz,为此,将低通滤波器的截止频率设计为100Hz左右。

(3)压控电压源二阶高通滤波电路

C39、C41、C43、R52、R53、R76、R78、UP2A构成压控电压源二阶高通滤波器,设计其截止频率为0.05Hz左右。

(4)50 Hz陷波电路

R54和R55为可调电阻。其中R54调整陷波器的中心频率,R55调整Q值。有源带阻滤波器的带宽B越窄,品质因数Q越高,则滤波器的抑制选择性就越好。取C45=C46=C47=C,Rc=R83+R54a,Rd=R84+R54b,R82=3(2Rc+2Rd),可证明其陷波频率为:

(5)后置放大电路

心电信号的幅度一般在0.05mV～4mV左右,因此整个放大电路放大倍数1000倍左右。在前置放大电路和高低通滤波电路中,心电信号已经放大了40倍左右,所以在后级放大电路中,放大倍数大概为25倍。

(6)电平整定电路

由于放大电路输出的是双极性信号会产生负的电压值,为满足S3C2440处理器内的A/D转换电压需求,信号放大滤波后输出的信号需进行电平调整,使之变化范围在0～3.3V之间,以满足A/D转换输入信号的要求。

2.2 脉搏波信号采集模块设计

由传感器所采集到的人体脉搏波,其相应的电信号幅度大小为毫伏级,而S3C2440处理器的A/D转换器的输入电压范围是0V～+3.3V。因此,为了满足脉搏波信号A/D转换的要求,脉搏波放大器就必须具有千倍左右的放大倍数。另外,脉搏波信号的频率范围在0.1Hz～5Hz,属于低频信号,所以电路中采用一个低通滤波器,这样可以抑制其它的高频噪声。由于脉搏波信号极易受到运动伪迹等低频干扰,所以电路中设计了截止频率为0.1Hz的高通滤波器来抑制低频干扰。

根据以上要求,电路总体由前置放大电路、低通滤波器、高通滤波器和后置放大电路4部分组成。我们所设计的电路结构框图如图4所示。

各部分电路的工作原理及相关原理图介绍如下:(1)前置放大电路

脉搏波前置放大电路如图5所示。它是由一片集成运放芯片TL084组成的三运放电路,其增益可通过可调电阻R42来调节。该放大电路具有较高的抑制共模干扰能力,它因具有高输入阻抗、低失调电压、稳定放大倍数和低输出阻抗等优点,被广泛应用于生物医学测量以及那些提供微弱信号而共模干扰较大的场合。

(2)低通滤波电路和高通滤波电路

低通滤波电路和高通滤波电路的原理图如图5所示,它是由TL084以及RF1、RF2、RF3、RF4、CF1、CF2组成的二阶低通滤波器,其放大器的增益由RF4、RF3来控制。

由运放TL084、CF3、CF4、RF5、RF6、RF7、RF8组成一个二阶高通滤波器,其放大器的增益由RF7、RF8来控制。

另外,在高通滤波器后又设计了一个后置放大器,该放大器的放大倍数为6。

2.3 S3C2440为核心的控制模块

2.3.1 以ARM处理器S3C2440为核心的控制电路设计

系统通过ARM处理器S3C2440来完成液晶控制,多通道异步串行通信。S3C2440处理器专为便携式设备提供的高性能和高性价比的微控制器解决方案,在16/32位的低功耗RISC内核ARM920T核的基础上,扩展了一系列完整的通用外围器件,使系统成本及外围器件数目降至最低,这些功能部件分为数据传输单元、系统时钟管理单元、存储单元和系统功能接口单元等。如图6所示。

2.3.2 数据存储单元设计

SD卡(Secure Digital Memory Card)中文翻译为安全数码卡,是一种基于半导体快闪记忆器的新一代记忆设备,它拥有高记忆容量、快速数据传输率、极大的移动灵活性以及很好的安全性,已广泛应用于数据采集系统和许多便携式装置的消息类电子产品中。

S3C2440处理器的SDDATA0～SDDATA3连接SD卡的双向数据传输线DATO～DAT3;SD卡的CLK为主机与卡的同步时钟;CMD为双向的命令/反馈信号,其接口电路原理图如图7所示。

3 系统软件设计

系统的软件设计是此设计的重要组成部分。在软件设计中,文章对系统的软件需求按功能进行了严格划分,先将每一部分内容形成模块,然后将各个模块组合在一起。设计的系统软件总体结构如图8所示。

3.1 A/D转换的程序设计

S3C2440内置8路10位A/D转换器(AIN0-AIN7),系统用2路A/D转换通道(AIN0-AIN1),分别获得心电信号和脉搏信号的采样数据[6]。由于没有采样保持电路,仅在较窄的频带(0～100Hz)范围内的信号才可能获得正确的采样结果,根据奈奎斯特采样定理,采样频率必须大于信号中最高频率的两倍[7]。因此,A/D的采样频率必须大于200Hz。由于ARM系统的最小采集频率远大于200Hz,所以我们取它的最小采集频率。令预分频值为255,那么采集频率将近0.2MHz,它的转换时间为25.6us。

系统的采集程序流程方框图如图9。

4 实验结果

按照以上对该系统的详细描述,我们已完成了该系统硬件部分的调试,其硬件实物波形显示如图10所示:

将A/D转换出来的数据进行存储,并通过MATLAB软件进行数据图形的还原,其显示的波形图像如图11所示:

实验结果表明,该心电脉搏采集系统能实现心电信号和脉搏信号的放大和实时采集与显示,达到了预定的设计要求。

5 总结

笔者所设计的结合生理参数检测技术、微电子技术、和信号处理技术研制出的心电与脉搏信号同步采集系统,具有便携性、易操作性等特点。具体如下:(1)两个采集模块的前置放大电路共模抑制比达到了90dB以上。我们用示波器观察采集志愿者的心电和脉搏信号,检测前置放大电路的效果,完全满足设计的要求。

(2)本系统采用了uC/OS-II实时嵌入式操作系统,它能够更好地帮助系统实现便携式的采集、显示和存储等任务,从而弥补了一些检测系统直接采用单片机做处理器监护系统,功能较为单一的不足。并且,作为本系统的嵌入式操作系统,其特有的优点及强实时性,能够很好地完成任务的调度和通信。

本系统可以方便地在家庭和社区使用,为实现社区护理提供了一种有效办法。与此同时,根据所记录的数据,我们可以建立心电信号与脉搏波之间的关联数据,进而探讨心电及其变化趋势对人体脉搏波的具体影响。

参考文献

[1]何菊人,生理学,上海医科大学出版社,1988:10~15.

[2]沙宪政,尹勇,魏巍,基于USB的家庭健康监护系统数据采集的设计,电子技术,2003,(1).

[3]李泽君,基于心电与脉搏信息的心血管功能检测与监护系统的研究,北京工业大学硕士论文,2004:1~5.

[4]Liu Xiaodong The design of a home front system forECG and blood pressure telemonitoring network[D].Beijing Tsinghua University.1999.

[5]Xie Hongtao,Zhang Yonghong,ZhangJupengDevelopment of portable home ECG and bloodpressure monitoring device based on 80C196KCmicro-controller[J]Beijing BiomedicalEngineering.2001,20(4):271~274.

[6]王黎明,陈双桥,ARM9嵌入式系统开发与实践,北京:北京航空航天大学出版社,2008:153~161.

高速同步信号采集论文 第2篇

摘要：介绍基于USB2.0协议、最多可四路同步采样的高速同步数据采集系统。其单通道采样速度620ksps，四通道同时采样速度可达180ksps。USB接口控制及通信芯片采用Cypress公司FX2系列中的CY7C68013，通过对其可编程接口控制逻辑的合理设计和芯片内部FIFO的有效运用，实现了数据的高速连续采样。

关键词：USB2.0协议同步数据采集CY7C68013可编程控制接口FIFO

USB（UniversalSerialBus）总线是INTEL、NEC、MICROSOFT、IBM等公司联合提出的一种新的串行总线接口规范。为了适应高速传输的需要，2000年4月，这些公司在原1．1协议的基础上制订了USB2．0传输协议，已超过了目前IEEE1394接口400Mbps的传输速度，达到了480Mbps。USB总线使用简单，支持即插即用PnP（PlugAndPlay），一台主机可串连127个USB设备。设备与主机之间通过轻便、柔性好的USB线缆连接，最长可达5m，使设备具有移动性，可自由挂接在具有USB接口的运行在Windows98／NT平台的PC机上。USB总线已被越来越多的标准外设和用户自定义外设所使用，如鼠标、键盘、扫描仪、音箱等。

笔者结合设备检测中数据采集的实际需要，设计了该高速同步数据采集系统。该系统最多可四路同步采样，单通道采样速度可达620ksps，四通道同时采样速度可达180ksps。USB接口控制芯片采用Cypress公司FX2系列中的CY7C68013，通过对其可编程接口控制逻辑的合理设计和芯片内部FIFO的有效运用，实现了数据的高速连续采样和传输。

1基本原理

该采集系统总体框架分三部分：主机（能支持USB2．0协议的PC机）、内部包含CPU及高速缓存的USB接口控制芯片（CY7C68013）和高速同步采样芯片（MAX115），如图1所示。其数据传输分两部分：控制信号传输和采集数据传输。控制信号方向为由主机到外设，由外设CPU控制，数据量较小；采集到的数据由外设到主机，数据量较大。为了保证较高的传输速度，不经过CPU。系统基本操作过程为：主机给外设一个采样控制信号，FX2根据该信号向A／D转换器送出相应控制信号，即采样模式控制字；之后由A／D转换器自主控制转换，并将各通道采样数据存入其片内缓存。一旦转换完成，由A／D的完成位向FX2的可编程控制接口发读采样结果信号；然后由可编程接口的控制逻辑依次将各通道采样结果从A／D的缓存读入FX2的内部FIFO。当FIFO容量达到指定程度后，自动将数据打包传送给USB总线。期间所有操作不需要CPU的干预。采样过程中接口控制逻辑依次取走批量数据，在打包传送时A／D仍持续转换，内部FIFO也持续写入转换结果。只要内部FIFO写指针和读指针位置相差达到指定的值就立即取走数据。从而保证了同步连续高速采集的可靠性。

2硬件部分

2．1芯片介绍

CY7C68013属于Cypress公司的FX2系列产品，它提供了对USB2．0的完整解决方案。该芯片包括带8KB片内RAM的高速CPU、16位并行地址总线＋8位数据总线、I2C总线、4KBFIFO存储器以及通用可编程接口（GPIF）、串行接口引擎（SIE）和USB2．0收发器。在代码的编写上，与8051系列单片机兼容，且速度是标准8051的3～5倍。

CY7C68013与外设有两种接口方式：可编程接口GPIF和SlaveFIFOs。

可编程接口GPIF是主机方式，可以由软件设置读写控制波形，灵活性很大，几乎可以对任何8／16bit接口的控制器、存储器和总线进行数据的主动读写，使用非常灵活。SlaveFIFOs方式是从机方式，外部控制器可象对普通FIFO一样对FX2的多层缓冲FIFO进行读写。FX2的SlaveFIFOs工作方式可设为同步或异步；工作时钟为内部产生或外部输入可选；其它控制信号也可灵活地设置为高有效或低有效。笔者在设计中采用主机方式。

MAX115是美信公司的高速多通道同步采样芯片。含有两组4路同步通道，共8个输入端。采样精度为12位，采样模式由采样控制字决定，可灵活地在两组中的1～4个通道间选择。采样时，各通道转换结果先存入其内部相对应的4个12bit存储单元，各通道都转换完后再一起取走。

2．2电路原理及设计

考虑CY7C68013与MAX115接口时，采样模式不同，控制波形有所差别，笔者选择主机方式即可编程控制接口（GPIF）。

GPIF是FX2端点FIFO的内部控制器。在这种方式下，接口内核可产生6个控制输出端（CTL0～CTL5）和9根线的地址（GADR[8:0])输出，同时可以接收6个外部输入(RDY0～RDY5)和2个内部输入。FX2有4个波形描述符控制各个状态。这些波形描述符可以动态地配置给任何一个端点FIFO。例如，

一个波形描述符可以配置为写FIFO，而另一个配置为读FIFO。FX2的固件程序可以把这些描述符配置给四个FIFO中的`任意一个，配置后，GPIF将依据波形描述符产生相应的控制逻辑和握手信号给外界接口，满足向FIFO读写数据的需要。GPIF的数据总线既可以是单字节宽（8位FD[7:0]）也可以是双字节宽（16位FD[15:0]）。每个波形描述符包含了S0～S6七个有效状态和一个空闲状态。在每个有效状态对应的时间段里，经过预先设置，GPIF可以做以下几件事情：（1）驱动（使为高或低）或悬浮6个输出控制端；（2）采样或驱动FIFO的数据总线；（3）增加GPIF地址总线的值；（4）增加指向当前FIFO指针的值；（5）启动GPFIWF(波形描述符)中断。除此之外，在每个状态，GPIF可以对以下几个信号中任意两个进行采样，它们是：（1）RDYX输入端；（2）FIFO状态标志位；（3）内部RDY标志位；（4）传输计数中止标志位。把其中两个信号相与、相或或者相异或，根据结果跳转到其它任意一个状态或延迟1～256个IFCLK时钟周期。当然也可以根据输入端的信号进行跳转或延迟。GPIF波形描述符通常用Cepress公司的GPIF工具(GPIFTOOL)进行配置。它是一个可运行于Windows平台的应用程序，与FX2的开发包一起发布。

在这种方式下，所有的读写及控制逻辑通过CY7C68013的GPIF以软件编程的方式实现，且控制逻辑的变换方便灵活（只需要改变接口的一个配置寄存器的值）。电路连接如图2所示。

本数据采集系统只用到了两个输出控制CTL0、CTL1和一个外部输入RDY0，它们分别接MAX115的CONVST＃、WR＃和INT＃。数据总线用双字节，其中FD0～FD11接MAX115的数据输入端D0～D11，FD12和FD13接控制字输入端的A2和A3，FD0和FD1复用做控制字输入端的A0和A1。MAX115的采样基准时钟由FX2的输出时钟经三分频得到，为16MHz。对应四种数据传输方式（八种不同的采样模式），GPIF的控制及握手信号波形有所不同。四通道同步采样的时序图如图3所示。

在第一个判决点，若采样数据已准备就绪，MAX115传给GPIF一个负脉冲信号RDY0；根据此信号，波形按顺序转入2、3、4、5状态，使指向内部FIFO的指针在每个时钟上升沿加1，依次读取四个数据，取完数据后利用CTL0的上升沿启动下一次采样。若在状态1时没有出现负脉冲，则直接跳转到状态6，之后重复执行此波形描述符。

三通道同步采样时，读取数据的状态只需要持续三次。其它采样模式控制波形的设计依此类推。

2．3固件程序设计

固件程序是指运行在设备CPU中的程序。只有在该程序运行时，外设才能称之为具有给定功能的外部设备。固件程序负责初始化各硬件单元，重新配置设备及A／D采样控制。固件代码的存储位置有三种：第一种是存在主机中，设备加电后由驱动程序把固件下载到片内RAM后执行，即“重新枚举”；第二种方法是把固件代码固化到一片EEPROM中，外设加电后由FX2通过I2C总线下载到片内RAM后自动执行；最后一种方法是把程序固化到一片ROM中，使之充当外部程序存储器，连在FX2三总线上。笔者选用第一种方式，这种方式便于系统的调试和升级。固件程序框图如图4所示。

3用户程序和驱动程序

3．1驱动程序的编写

该系统需要两个驱动程序，即通用驱动和下载固件的驱动。通用驱动完成与外设和用户程序的通信及控制；而下载固件的驱动则只负责在外设连接USB总线后把特定的固件程序下载到FX2的RAM中，使FX2的CPU重启，模拟断开与USB总线的连接，完成对外设的重新设置。主机根据新的设置安装通用驱动程序，重新枚举外设为一个新的USB设备。

通用驱动程序一般不需要重新编写，用Cypress公司已经编好的驱动ezusb．sys；而下载固件的驱动则必须定做，其详细操作过程见参考文献[2]。

3．2用户程序的编写

用户程序是系统与用户的接口，它通过通用驱动程序完成对外设的控制和通信。在编写用户程序时，首先要建立与外设的连接，然后才能实施数据的传输。启动采样后，为了保证不丢失数据，用户程序应该建立一个新的工作线程专门获取外设传来的数据。程序中主要用到两个API函数：CreateFile和DeviceIoControl。CreateFile（）取得设备句柄后，DeviceIoControl()根据该句柄完成数据传输。程序代码简要如下：

hDevice＝CreateFile(″＼＼＼＼．＼＼EZUSB－0″)

GENERIC＿READ｜GENERIC＿WRITE,

FILE＿SHARE＿WRITE,

NULL,

OPEN＿EXISTING,

F

ILE＿ATTRIBUTE＿NORMAL,

NULL);

If(hDevice＝＝INVALID＿HANDLE＿VALUE)

{

Application－＞MessageBoxA(“无法创建设备，请确认设备是否连上！”,NULL,IDOK);

}

else

{

DeviceIoControl(

hDevice,

IOCTL＿EZUSB＿BULK＿WRITE,

＆blkctl,

sizeof(BULK＿TRANSFER＿CONTROL),

＆inBuffer,／／定义的数据缓冲区

sizeof(inBuffer),

＆nBytes,

NULL);

}

程序框图如图5所示。

高速同步数据采集平台的实现 第3篇

关键词：高速,同步,数据采集,传感器采集平台

1 系统应用背景

国家大力推广的智能电网技术是电力行业的技术发展方向,数字化变电站技术是其重要组成部分。完全意义上的数字化变电站的系统将有较好的性能,通过采用电子式互感器,可以消除电流互感器二次开路及饱和、电压互感器二次短路及铁磁谐振、低功耗、安全环保;采用IEC 61850标准,实现不同厂家设备的互操作;二次设备网络化,通信网络取代复杂的控制电缆[1],降低了铺设电缆带来的电磁兼容等问题。但完全实现以上标准的变电站的投资成本据估算约是常规变电站的3倍。目前110k V以下的中小变电站数量众多,自动化程度较低,对其进行改造是投资的重点之一,但采用全数字化变电站的高成本限制了其推广应用。本文提出了采用低成本实现数字化变电站功能的平台,利用DSP、FPGA等技术做到数字化变电站中的全站传感器同步数据采集,保留了传统的电流电源互感器接口,从而在实现变电站信息化的同时显著降低了其成本,仅为常规变电站的1.5倍。此高速数据同步采集与控制平台除可以用于低成本的数字化变电站系统外,还可应用在其他需要同步监控的系统,如大型风机控制系统、大型锅炉控制系统等。

2 系统硬件组成

高速数据同步采集与控制平台整个系统的组成主要可以分成三个部分,分别是实时保护计算机、高速数据合并器、传感器数据采集器[2]。根据具体的应用系统,在传感器数据采集器前增加不同的传感器,即可实现不同功能的传感器网络,这里主要对平台三个部分进行说明。系统的工作模式为:在信号调理电路后由数据采集器采集数据,上传至合并器,合并器将数据发送至实时保护处理计算机[3],由于实时保护计算机采用的是通用的工业计算机,在此不做说明,下面主要对另外两部分进行说明。系统的整体框图如图1所示。

2.1 高速数据合并器

数据合并器的主要工作是产生同步信号,并对64路高速串行上传数据进行同时的接收、合并,并通过以太网实时上传。因此主要有以下性能需求:同步信号的产生;多路高速数

图1

据接收,64路每路数据流为1638400bit/s;多路高速数据接收下来后以以太网实时上传,速度是25Mbit/s。

项目采用以下解决方案:

(1)同步信号的产生由单独的MCU处理器来实现,其不仅产生同步信号,同时负责相关数据协议的处理。

(2)高速数据的接收,需要用FPGA的同步处理能力,单独设置64个串行接口模块,分别接收缓冲的高速数据。

(3)高速数据上传也要通过FPGA实现对接收到的数据实时上传至XILINX的XC3S4000来实现。

整个系统的硬件框图如图2所示。

2.2 传感器数据采集器

传感器数据采集器的主要功能是接收合并器的同步时钟信号,并利用AD对传感器信号进行采集,按自定协议将数据通过光纤上传至合并器。主要的指标如下:采样频率为每秒12800次(12.8k Hz);每终端需要同时采集8路传感器信号,每信号不低于16位。

采用TMS320F2812的串口来实现同步信号的接收与采集。8路同步采集用8个16位AD来实现。

与合并器的数据通讯同样要考虑光纤模块,考虑保证AD转换16位的精度,所以选择ADS8342。在以上硬件的基础上,系统利用软件完成对传感器的高速数据采集。

3 系统软件部分说明

整个系统的软件组成主要在三个不同设备上实现,一是基于工业计算机板卡的wince上的中心数据处理控制程序,主要实现对采集后的数据的处理运算,并下发控制指令,二是基于XINLINX的FPGA平台的数据汇总程序与指令下发程序,三是基于DSP 2812的数据采集终端部分的数据采集、上传、指令接收等程序。

3.1 数据合并器同步与数据采集程序

数据合并器是对采集器进行下行通讯管理的通道,主要负责产生同步信号的,收集串口数据上传等功能。其中下行信息主要有同步采集时钟信号、时间校准信息、控制信息,以及参数信息。其中以同步采集时钟最为关键,主要是要给采集器一个统一的采集节拍。

对于上行数据而言,采用FIFO原理[4,5],将所有的串口缓存进行缓冲,并形成一个按协议要求的数据包,从而实现数据的统一上传。FIFO原理从硬件的角度来看,是一块有两个端口的数据内存,一个端口用来写入数据;另一个用来读出数据。与FIFO操作相关的有两个指针,写指针指向要写的内存部分,读指针指向要读的内存部分。FIFO控制器通过外部的读写信号控制这两个指针移动,并由此产生FIFO空信号或满信号。数据是由某一个时钟域的控制信号写入FIFO,而由另一个时钟域的控制信号将数据读出FIFO。

3.2 传感器数据采集程序

传感器数据采集软件的运行主要由两个事件控制,一个是本地定时器;一个是从合并器接收到的下行帧。本地定时器以2450HZ频率采样,并上传遥测帧;当收到下行帧时,首先解析帧,如果为同步帧,接着判断距上次定时采集的时间间隔是否超过采样周期的50%,如果超过,先采集并发送当前遥测帧,然后重设本地定时器,以同步信号到达时刻为定时起点;如果为时间和命令帧,做出相应动作。流程图如图3所示。

4 结论

本文通过采用FPGA与DSP实现了64路最高通信速率达40MBYTE字节的传感器采集平台,时间同步不大于50μs。传感器采集平台运行良好,有很好的应用价值。

参考文献

[1]Gengkun Wang,Wei Xiang,Leis J.Design of awireless portable vibration acquisition and analysisinstrument[C]//IEEE Intern Conf on WirelessCommnications,Networking and InformationSecurity,Queensland,Australia,2010:135-139.

[2]蔡弘,戴胜华.基于ARM+FPGA的高速信号采集系统设计[J].仪器仪表标准化与计算,2007(6):38-40.

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[4]张琦,宋民,高梅国,等.采用FIFO级联实现可编程的采样预触发与缓存容量扩展[J].北京理工大学学报,2005,25(11):985-988.

双通道同步高速数据采集器的设计 第4篇

作为信号处理的第一步, 数据的采集传输成为影响系统性能的重要环节。RS232等传统串口不仅难以满足高速要求, 且被主流笔记本所摒弃, 而USB接口具有连接方便, 高速, 即插即用, 支持热插拔等优点, 使其成为PC机的标准配置, 应用范围越来越广。很显然, 利用USB标准实现对仪器仪表输出的模拟信号采集和数据传输已经成为趋势。梁鸿翔等人利用Cypress公司的USB控制芯片CY7C68013和同步数据采集芯片AD7862实现双通道信号的同步采集传输[1], 但其驱动开发复杂, 灵活性差等缺点, 限制了其应用范围。本文采用FT2232H作为USB协议转换芯片[2], 连接两路独立的ADC, 配套底层驱动, 避免了驱动开发的难题, 而且灵活性好, 可扩展性高。

系统组成

本文数据采集器由MCU, FT2232H接口芯片, 两路ADC (本文为ADC1173) 和电源转换电路等组成, 其结构框图如图1所示。

本采集器以FT2232H接口芯片为核心, 完成并行接口与USB接口之间的协议转换。MCU为控制单元, 执行系统初始化设置并接收由FT2232H下传的上位机控制命令, 根据相应命令对两路ADC进行启动和停止采样等控制, 并设置ADC的采样频率。ADC采集的数据通过8位并行数据总线存入FT2232H的接收缓存FIFO中, 经协议转换后通过USB接口传到上位机进行处理与存储。MCU自带的RS232口可以用于外部部件的低速数据通讯, 比如海洋仪器设备的GPS接口数据等, 增强系统的可扩展性。

系统硬件设计

系统硬件设计主要包括电源部分设计, 各器件之间的接口设计和一些辅助电路设计。本文采用TPS54140电源芯片, 外部24V电压供电, 转换为系统所需的3.3V。系统硬件电路设计的重点是FT2232H与ADC的接口设计和FT2232H与MCU的接口设计。

FT2232H与ADC的接口设计

FT2232H是FTDI公司生产的USB与并行接口协议转换芯片。其具有两个多用途的UART/FIFO控制器, 每个控制器拥有8K字节缓存 (发送和接收各4K字节缓存) , 通过其官网提供的配置软件可以分别对其进行功能配置, 应用方便简单。该芯片还提供在多种系统下的底层驱动, 并提供两种驱动方式, VCP (Virtual Com Port) 和D2XX (Direct Drivers) 。本文采用D2XX驱动方式, 将其配置成两路相同的FT245异步FIFO接口。

将FT2232H的两个UART/FIFO控制器的数据线分别与两路ADC的数据输出线相连。接口具体连接方法如图2所示。MCU根据上位机命令, 设置CLK信号输出频率, 以决定ADC的采样频率。由于ADC1173在CLK的下降沿启动数据采集, 上升沿输出采集的数据[3], 而FT2232H在WR的下降沿将数据读入FIFO缓存, 所以只需将CLK信号设置相应延时并反相后接入FT2232H的WR (A/B) 信号, 即可实现数据的同步高速采集传输, 其时序如图3所示。

MCU与FT2232H的接口设计

MCU通过P0口与ADC (A) 共享UART/FIFO (A) 控制器的数据线, 以实现与上位机的通信。具体连接方法如图4所示。由FT2232H的RXFA (当上位机命令到达时该线将输出低电平) 引起MCU的外部中断, 在中断程序中读取并执行上位机命令, 提高系统的响应速度。另外, MCU还监测FT2232H的TXFA和TXFB等FIFO的状态信息, 以便MCU做出相应的控制。

系统软件设计

系统软件设计主要包括MCU片上程序设计和上位机的应用程序设计以及涉及的多线程编程技术。MCU片上程序设计主要包括系统的初始化, 接收上位机控制命令, 并根据命令控制ADC的数据采集等。上位机的应用程序设计主要包括响应用户界面操作, 下达控制命令以及从FT2232H缓存中读取数据进行相应处理后存储并通过屏幕实时显示。

MCU片上程序设计

MCU片上程序在Keil平台下进行开发, Keil平台提供包括C编译器、宏汇编、库管理、连接器和仿真调试器等在内的完整开发方案, 并能直接编译生成可供单片机下载的.hex文件, 应用简单方便。

程序开始运行时进行一些必要的端口初始化后, 程序进入轮询模式, 当有上位机的命令到达时, 由FT2232H的R X FA引起MCU外部中断, 进入中断处理程序, 将RDA信号置低, 读取和分析上位机的命令, 并根据命令设置CLK的输出频率, 当ADC转换结束时, 由WR的下降沿将数据写入FT2232H的接收缓存。当接收到上位机的停止采样命令或达到设置的采样点数, 停止CLK输出, 继续轮询。

上位机应用程序设计

上位机应用程序采用M F C (Microsoft Foundation Classes) 编写, MFC是由微软提供, 用于在C++环境下编写应用程序的一个框架和引擎, 以面向对象编程思想为基础, 对API函数进行了良好的封装并提供了方便开发者进行程序开发的控件工具箱, 使windows应用程序开发变得容易。

由于MFC提供了大量控件, 并可以实现控件的直接拖拽, 大大方便了窗口应用程序的开发, 使开发者可以将主要精力放在对控件响应函数的设计和对数据进行相应的处理并实时显示上。由于FTDI公司提供了适应于FT2232H的DLL (动态链接库) 文件, 可以在控件响应函数中直接调用该文件中的函数, 免除了开发者进行底层驱动开发的大量繁琐工作。当成功打开设备后, 利用获得的设备句柄, 即可实现对FT2232H的读写和FIFO缓存状态检测等操作[4]。通过写操作发送控制命令, 以决定系统的工作方式。当检测到FT2232H缓存中有数据到达时, 通过读操作读取缓存中的数据, 进行相应的处理后存入磁盘并在屏幕中实时显示。

多线程编程技术

在上位机应用程序开发中, 连续数据读取时, 应用程序在一个while循环内持续执行, 该循环将独占程序主线程, 使得应用程序不能响应外部控件的消息, 程序陷入死循环。本文利用多线程技术解决该问题[5]。所谓多线程, 就是给一个应用程序进程分配两个或多个线程, 把一些需要大量CPU时间的任务单独开一个线程, 使其不对主线程的消息响应造成影响, 以提高资源利用率, 避免程序陷入死循环。在本文的应用程序中, 将数据的读取、存储单独开一个线程, 并设置全局的循环控制变量, 在主线程中根据用户命令对该循环控制变量进行赋值, 并在数据读取线程的循环中检测该变量, 以决定循环继续或终止。该循环控制变量需设置为volatile类型, 以防止被编译器优化。

实验分析与结论

利用本文设计的采集器在10MSPS采样频率下, 采集了一路最大值3V, 最小值-3V的频率为1MHz的正弦信号 (两路输入同一信号) , 通过USB接口读取的数据显示如图5所示。

从图中可见, 读取的信号波形同步性好, 波形平滑, 说明本系统采用的基于FT2232H的双通道同步高速数据采集器实现了双通道数据的同步高速采集、传输、存储与显示功能, 整体运行效果良好。

摘要：本文设计了一种Windows操作系统环境下通过USB接口实现的双通道同步高速数据采集器。该采集器利用FT2232H接口芯片完成上位机USB口与ADC转换器件之间的数据通讯。采集器中设置有一个微处理器 (MCU) , 上位机通过USB口发布命令给数据采集器, 可以控制采样频率、数据长度及数据传输速率等参数。该采集器设置有两路同步工作的ADC, 可实现双通道信号高速采集, 最高采样频率可以达到10MSPS。

关键词：USB,双通道,同步,FT2232H

参考文献

[1]梁鸿翔, 王润田.基于USB2.0的同步高速数据采集器的设计.电子技术应用[M].2004, (8) :13-15

[2]Future Technology Devices International Limited.FT2232H Data Sheet[Z/OL].2010.http://www.ftdichip.com

[3]National Semiconductor Corporation.ADC1173Data Sheet[Z/OL].2007.http://www.nation.com

[4]Future Technology Devices International Limited.Software Application Development D2xx Programmer’s Guide[Z/OL].http://www.ftdichip.com.

基于DSP的高速信号采集系统设计 第5篇

数据采集技术是一项基本的实用性技术,已被广泛地应用于测量、检测、控制、诊断等各个领域。随着电子技术,计算机技术和通信技术的迅猛发展,国内外用数字信号处理的办法检测,采集,分析,处理各种数据已经成为一种趋势,而运用数字信号处理的方法对现场采集的音频信号进行实时分析,为现场状况的预测提供精确的数据分析依据,现己经在故障检测、灾害预防、军事等方面得到了广泛的应用。在铝电解工业中,确认电解槽的破损形式和部位时可利用其发出的信号进行检测。在铝电解的生产过程中会产生一些特征频率,如熔体循环流动、界面波动、阳极气体排出等等,也可以利用这些信号所传达的信息实时检测进行故障预防。本设计的功能是采集铝电解槽的20kHz以下频率信号即音频信号缓冲存储并实时上传到PC机并且接收PC机传来的指挥信号。

2 系统总体结构设计

单片机工作频率较低,其信号处理能力远远不及D S P,但是它拥有丰富的接口,本设计中用到了较多芯片,其初始化控制协调运行等需要较多的接口,所以选择单片机作为主机控制所有芯片。DSP主频为100MHz肯定达到处理要求,外扩的64k SRAM为语音滤波等算法提供了空间。在与PC机的通讯中,DSP没有内置任何通讯模块,单片机内置了串口通讯,但对于高速信号采集和远程采集控制来讲串口显然不符合要求,所以本设计采用了瑞立公司的网络通讯芯片8019通过网线与PC机进行通信,它遵守TCP/IP和UDP协议,从而使该系统可以通过网络进行远程控制,理论上要求传输速度为96k*32位*2加开销大约为8M/s,五类双绞网线带宽为10M,传输距离200米,可以达到电解槽现场要求。

系统总体架构如图1所示,由单片机通过DSP的主机接口HPI控制DSP的加载启动和复位,单片机控制AD模块AIC23的初始化和复位,同时也控制网络通讯模块8019的上电复位,通过串口RS232可以将程序下载到单片机中。DSP则通过多通道缓冲串口McBSP与AIC23进行数据交换,同时通过网络模块8019与上位机进行数据通信,SRAM则为DSP的数据存储和处理提供了更广阔的空间。另外CPLD模块并未在图中表示出,所有需要逻辑的信号都要通过CPLD模块进行逻辑,如片选信号,地址译码信号,一部分复位信号等等。

2.1 主从结构设计

系统由单片机和D S P组成主从结构,单片机为主机,主要通过DSP的HPI外设对DSP进行控制,该外设包括HD[0-7]八个数据线和十个控制引脚,用单片机的P0口连接DSP的HD口,P2口连接需要控制的几个控制引脚,这样通过P0口和P2口,单片机就可以通过HPI实现对DSP的控制,事实上主要是上电复位的bootloader[8]引导过程。单片机对DSP的启动控制过程是首先上电发复位信号,DSP上电复位后30个CPU周期内会首先检查INT2中断标志是否有效,将HPI的HINT引脚连接到INT2上,这样DSP复位后HINT的低电平使INT2有效,正好选择了HPI模式,待DSP完成了对HPI实现方式的确认后向DSP装载程序,程序搬移完成后设置程序入口点,这样就实现了DSP的启动。

2.2 DSP与AIC23的通信

DSP与AIC23间的通信是通过McBSP[6]口实现的,它是一个多通道多缓冲全双工的串行通信接口,AIC23通过单片机配置可以实现8kHz-96kHz的采样率[4],根据采样定理采样率需要达到40kHz以上,将AIC23配置为96kHz的采样率。硬件连接方案如下:将DSP的BDX0(发送串行数据)BDR0(接收串行数据)BFSX0(发送帧同步引脚)BFSR0(接收帧同步引脚)与AIC23的DIN(接收串行数据)DOUT(发送串行数据)LRCIN(接收帧同步信号)LRCOUT(发送帧同步信号)相连接。因为整个通信过程是由DSP主导的,所以时钟信号统一用BCLKX0(发送时钟引脚),故而将BCLKX0 BCLKR0(接收时钟引脚)以及AIC23上的BCLK相连。

2.3 DSP与8019的通信

对于D S P来讲,8 0 1 9好比一个片外存储器,所以DSP对8019的操作与对片外存储器的操作相同,连接方法也与存储器连接方法相同,这里不再螯述,事实上,8019内部存储器分为三部分即控制寄存器和数据发送接收存储器。

3 系统软件设计

3.1 单片机程序设计

单片机控制着整个系统,主要工作是各个芯片的上电复位初始化,对于不同的芯片操作方式也不尽相同,程序设计中将每个芯片初始化定义为一个函数,其主函数如下:

对DSP的初始化过程分为复位和加载程序两步,完成初始化后通过AIC23放音。

3.2 DSP程序设计

D SP程序包括主程序,AD控制程序,8 0 1 9控制程序,中断向量表和命令文件[7]。主程序中完成对自身各寄存器的配置和外围芯片的二次初始化以及死循环,需要配置的自身寄存器包括几个基本状态寄存器,定时器有关寄存器和多通道缓冲串口寄存器。AD控制程序包含于McBSP接收中断服务程序中,该程序将接收到的信号存储到一个定义好的缓存中,同时将发送缓存中的一个信号送给AD。程序如下:

8019控制程序是最繁琐的一部分,因为编程过程要遵循TCP/IP和UDP协议,8019具有独特的分页控制寄存器的功能。可以将复杂的控制程序分为几个控制函数,好在制造商已经为用户提供了这几个函数的库文件,用户只需要调用就可以了,以下给出8019通信程序:

3.3 CPLD程序设计

CPLD程序中要完成的有片选信号(包括一部分地址信号)和中断信号的逻辑处理,选用ALTRA的EPM7032AE[5]。DSP的外部中断INT1反映的是USB中断请求,INT1为低有效而USBINT为高有效,INT1<=NOT(USBINT);DSP的RW信号在读操作时为高电平在写操作时为低电平,MEMSTRB存储器选通信号为低有效,SRAM的写信号M E M W R和读信号M E M R D均为低有效,故MEMWR<=RW OR MEMSTRB,MEMRD<=NOT(RW)OR MEMSTRB;DSP的I/O选通信号IOSTRB为低有效,而对于接受I/O控制的USB芯片来讲其读写信号RD和WR均为低有效,故IOWR<=RW OR IOSTRB,IORD<=NOT(RW)OR IOSTRB;DSP的数据选通信号DS为低有效,存储器选通信号MEMSTRB也为低有效,而SRAM的片选信号RAMCS同样为低有效,并且RAMCS在DS或MEMSTRB有效时均应被激活,RAMCS<=MEMSTRB OR DS;

3.4 上位机程序设计

上位机程序的功能是接收来自下位机的传送数据和向下位机发送数据和命令,对于接受到的数据可以利用数据分析系统进行分析得出结果,而对于向下位机发送的数据工业中以控制参数和音频命令居多,故本设计中上位机界面提供了这些内容,界面如图2所示。

3.5 调试

电路板制作完成后,用联机网线将电路板和P C机连接,将电路板IP和PC机IP设置在同一组中,从PC机发送包含0-20kHz各个频率的音频信号给DSP,DSP将该音频通过AIC23后播放,与PC机同步播放的音频信号相对比检查传输实时性,对比其各部分频率或对比PC机内和DSP内数据数值可知数据传输质量如何。同时DSP将采集到的信号发送给PC机,由于数量很大全部显示反应迟缓所以捕捉显示,对比CCS查看到的DSP内存储数据可知传输是否正确,用网络抓包软件抓包可以清楚的看到通信的内容,如图3所示。

4 结束语

系统设计完成后通过测试能够完成高速信号的采集和传输,数据传输正确,质量良好。数据传输的实时性和可靠性达到用户的设计要求。在该系统的设计中DS P的强大运算能力和扩展的数据存储空间为复杂算法的实现提供了条件。在铝电解工业应用中,后续课题中将把电解铝控制的复杂神经网络算法写入到本设计的DSP中,届时该设计的功能可将现场信号采集实时运算及控制以及上传下载高速信号集于一身。此外,在其它工控场合本设计也可扮演重要角色。

参考文献

[1]Texas Instruments Incorporated,TMS320VC5402 DataSheet[Z].1998.

[2]Silicon Storage Technology Inc,STC89LE58RD+Data Manual[Z].2006.

[3]REALTEK Semiconductor Corp,RTL8019as DataSheet[Z].2004.

[4]Texas Instruments Incorporated,TLV320AIC23 DataManual[Z].2005.

[5]Altera Corporation,MAX 7000A Programmable LogicDevice Data Sheet[Z].2005.

[6]Texas Instruments Incorporated,TMS320C54x系列DSP的CPU与外设[M].北京:清华大学出版社,2006,9.

[7]刘益成.TMS320C54x DSP应用程序设计与开发[M].北京:北京航空航天出版社,2002,5.

高速同步信号采集论文 第6篇

针对这些问题, 文中将现场可编程门阵列 (FP-GA) 和AVR单片机相结合, 应用于激光光幕坐标靶测试, 达到了高速密集多路光信号的并行采集, 充分发挥FPGA I/O口众多、响应速度快和单片机控制方便的特点。

1 Altera FPGA和AVR单片机

文献[6]介绍了一种实弹射击精确自动报靶系统。在该系统中, 发光二极管发射平行光束, 光电二极管组成接收传感器阵列, 共同组成光电靶。子弹穿过靶遮挡光束, X、Y轴对应的光电二极管输出脉冲信号, 通过编码形成8位二进制地址码, 利用单片机进行数据处理。为了解决I/O口不足的问题, 文献[5]不得不采用13片74148芯片的8-3线编码器组合成100-8线编码器, 这样做不仅连线繁杂而且无法适应大靶面的需求。而用FPGA和单片机相结合, 就可以很好地解决这些问题。

Altera公司的Cyclone I系列的FPGA, 是基于Stratix的工艺架构, 采用0.13μm的工艺制造, 其内部有锁相环、RAM块、逻辑容量从2 910~20 060个LE。本系统选用了Cyclone的EP1C6Q240C8, 它有5 980个LE、20个M4K的RAM, 2个锁相环、最大用户I/O数为185[8]。由于测坐标模块的X轴和Y轴各需要125个光电探测器组成, 所以必须有125路输入信号, 加上各种控制管脚和输出口, 选用的FPGA用户I/O口必须在140个以上。

ATMEL公司的AVR是8位单片机中第一个真正采用RISC结构的单片机。它采用了大型快速存取寄存器组、快速单调周期指令系统以及单级流水线等先进技术, 使得AVR单片机具有高达1 MIPS/MHz的高速运行处理能力。系统的总控制模块使用ATMEL公司的ATmega16L作为控制器, 它采用先进的RISC结构和AVR内核, 拥有16 KB在线可编程Flash程序存储器, 1 KB片内SRAM数据存储器, 512字节片内在线可编程EEPROM数据存储器。支持片内调试, 包含丰富的外围接口, 同时具备了宽电压、高速度、低功耗等优点[9]。完全满足系统的要求。

2 FPGA和单片机应用于密集多路光电开关信号检测

2.1 控制和采集

激光光幕测坐标靶的控制和采集部分由单片机Atmega16和FPGA EP1C6Q240C8组成。控制部分的框图如图1所示, 由于X轴和Y轴的采集系统相同, 故只画出Y轴的系统框图。

激光光幕测坐标靶的原理与文献[6]相似, 也是对X、Y轴的输出脉冲信号进行处理, 在此不赘述, 从图1中可以看出, 输出脉冲信号经过施密特触发器, 使输出的电压满足FPGA的电压要求。

2.2 FPGA和单片机的软件处理

软件的处理主要分为FPGA和单片机的软件处理, 其中要用到的信号如表1所示。

FPGA主要负责信号的并行采集, 由于I/O口丰富, 可以并行采集125路数据, 免去了串联编码芯片的繁杂。工作的流程图如图2所示。

单片机主要负责将FPGA传输来的数据转换成坐标数据, 然后进行显示。主程序工作流程图如图3所示。

3 应用分析及仿真验证

3.1 应用分析

为了能使FPGA和单片机应用到弹丸坐标的测试中, 首先应该满足的条件就是有足够快的反应速度。这里设定弹丸长度为3 cm, 光幕宽度为0.5 mm, 这样, 弹丸通过光幕时, 采集装置必须在这35 mm的路径之内对弹丸飞行坐标进行采集。设弹丸速度为2 000 m/s, 则弹丸从飞入光幕到飞出光幕的时间为17.5μs, 设置FPGA的采集间隔为20 nm, 这样, 在35 mm的路径中, FPGA已经对同一个弹丸的坐标值采集了875次, 绝对满足弹丸坐标数据的采集。但如果将这875次的数据全部传输给单片机, 不仅造成数据的拥塞, 还会给单片机的处理造成麻烦, 所以FPGA将这875次数据进行相或的运算, 得出一组数据, 这样不仅保证了准确度, 而且需要传输的数据量也不大。

对于AVR单片机, 使用的是7.372 8 MHz的晶振, 每个机器周期为125 ns左右, 为了使单片机不拖延FPGA的运行速度, 这里采用采集和处理相独立的方法, 单片机的处理速度不会影响到FPGA的采集速度, 因此不会影响系统性能。

系统是否能测连发, 关键是看第二发通过启动光幕之前, 系统是否已经对第一发数据处理完毕并复位, 即枪械的射频不能超过系统每秒处理弹丸数据的次数。假设弹丸的速度为720 m/s, 靶距为2 m, 则弹丸通过两光幕的时间为2.8 ms, AVR单片机采用7.372 8 M晶振, 系统一个时钟周期大约是0.14μs, 系统进入一个子函数需要3个时钟周期, 进入外部中断至少需要8个时钟周期。

在编写程序时, 为了节省单片机处理数据的时间, 系统对弹丸参数只进行简单的处理, 待全部打完之后, 由上位机发送信号, 使单片机对数据进行处理, 然后发送。这样就可以满足连发的测试要求。

此外, FPGA还有I/O口众多的优点, 弥补了其他处理器的采集端口不足的缺点, 如果要求测试的靶面较大, 可以采用FPGA拼接的方法, 利用多个FPGA并行采集, 系统的响应速度也不会降低。

3.2 仿真验证

FPGA工作的仿真图如图4所示, 在FPGA初始化后, 当ain不为0时, FPGA开始采集, 当ain再次回到0时, into发出下降沿, 单片机将cs拉低后, 在16个dclk脉冲之后, 将q信号读到单片机中。在整个系统中, FPGA独立完成数据的采集以及储存, 这样做的好处是可以发挥FPGA I/O资源丰富, 速度快的优点。

为了验证系统是否可以测高速连发弹丸坐标, 文中对单片机的程序进行仿真, 如图5所示。通过在AVR Studio软件上仿真可知, 从弹丸穿过截止靶, 系统开始接收数据, 到最后初始化完成, 等待下一发弹丸, 程序上总共用了122.21μs, 不足1 ms, 即只要枪械每一发的射出时间间隔大于1 ms, 系统就可以测试该枪械的连发弹丸参数。

4 靶场坐标测试实验

为了测试FPGA和单片机应用在激光测坐标靶中的性能, 进行了现场实弹射击实验, 用某半自动步枪发射直径为7.62 mm的子弹, 弹丸速度约为750 m/s, 通过串口显示阻挡Y轴探测器的路数。Y轴测试长度为125路信号 (可扩展) , 靶纸位置距光敏二极管阵列为2 m, 光幕宽度约为5 mm, 由于接收装置选用了直径为4 mm的光敏二极管阵列, 所以本系统的精度为±2 mm, 且子弹通过光幕最多遮挡两路信号。测试数据如表2所示。

从实际测得的10发子弹的弹着点坐标数据中, 可以看出, 弹着点分布于整个有效靶区范围内, 即在靶区的任何位置, FPGA和单片机都能够准确地显示坐标数据。

在试验数据中, 发现有部分实验数据和比对数据出现偏差, 其原因是因为每次子弹通过坐标纸后, 以相同直径的铁棒插进弹孔, 然后查看光敏二极管阵列中哪几路被挡光, 由于人为因素, 插入弹孔的铁棒不一定能与地面保证平行, 且不一定能准确反映子弹弹道, 所以应该以显示数据为准。

实验没有对连发弹丸进行弹着点坐标的测试, 因为在单发测试中已经表明, 只要满足FPGA的反应速度, 就可以准确地捕捉到弹丸的过靶信号。

5 结论

在对比文献[4]和文献[5]的基础上, 将现场可编程门阵列 (FPGA) 和单片机相结合, 用于激光光幕坐标靶测试。通过使用FPGA来代替众多编码器的串联, 同时利用单片机控制的灵活性对采集数据进行处理。

理论和实践都表明, 由FPGA和单片机组成的数据处理、采集装置应用在激光光幕测坐标系统中, 不仅继承了光电靶的众多优点, 满足不同尺寸弹丸飞行坐标的测试, 还解决了传统激光光幕测坐标靶的处理器I/O紧缺、处理速度慢等缺点。同时, FPGA和单片机可以应用在大靶面的坐标测试中, 同时保证较高的测试精度和较小的误差。

此外, 它不仅能测试弹丸的弹着点坐标, 还可以测试高速物体的飞行轨迹以及速度, 应用前景比较广阔, 在军事、反恐、安检、商业等方面都可以得到很好的应用。

摘要：针对激光光幕坐标靶测试中控制器I/O口不足的问题, 提出现场可编程门阵列 (FPGA) 和单片机相结合实现高速密集多路光电信号的并行采集与控制。采用FPGA作为光电开关信号数据的采集和存储装置, 单片机控制FPGA的工作, 并处理、显示数据。对7.62 mm弹丸的过靶坐标进行了测试实验, 结果证明, 基于FPGA和单片机的高速密集多路光电信号并行采集与控制系统解决了传统激光光幕测坐标靶的处理器I/O口紧缺、处理速度慢等缺点。系统具有响应速度快、灵敏度高、可拼接的优点。

关键词：激光测坐标靶,FPGA,AVR单片机

参考文献

[1]王昌明.实用弹道学[M].北京:国防工业出版社, 1994.

[2]周承仙.连发射弹弹丸速度及弹着点坐标测量系统的研究[D].太原:中北大学, 2008.

[3]赵豫姝, 赵冬娥, 赵辉.一种新型激光测速系统的设计与应用[J].弹箭与制导学报2008 (4) :285-287

[4]白兴满.炮用激光测速系统的设计[D].太原:中北大学, 2003.

[5]王连海, 杨慧武.组合平行激光光幕靶.中国200420007418.7[P].

[6]范茂彦, 张丽芳.实弹射击自动精确报靶系统研制[J].传感器世界, 2003 (11) :3-5.

[7]秦向军, 周汉昌.激光光幕自动报靶系统的设计与实现[J].计量与测试技术, 2009 (3) :14-17.

[8]黄智伟.FPGA系统设计与实践[M].北京:电子工业出版社, 2005.

高速同步信号采集论文 第7篇

USB3.0属于一种串行电缆总线, 采用双总线拓扑结构, 不需要等应答包需要就能够在同一方向同时发送多个包, 能够兼容其他版本的USB, 同时能够抑制数据传输中遇到的一些干扰信号。USB3.0的两条总线是用电缆及连接器并连起来的, 总线采用星型的拓扑方式, 超速总线采用分层的通信架构。它的双总线结构一般是由USB3.0设备、USB主机及USB外设设备组成[1]。

USB3.0之所以能够实现超高速的数据传输, 主要是因为采用了8b/10b的编解码方式, 这种编解码方式保证了编码过程中的DC平衡, 数据传输过程中“0”、“1”的个数基本相同, 不会超过连续的5位的“0”或者“1”。具体的编码原理如下所示:将连续的8位数据分为高3位和低5位, 并在两组数据之中加1位控制数据, 从而组成一组10位数据, 解码过程中将这10位数据变换为Control+8bit信息, 正是因为这两位控制信息的存在, 使得USB3.0具有向下兼容的模式。USB3.0支持同步传输、块传输、中断传输及控制传输四种传输类型, 块传输之中具备超高速流模式。

二、系统硬件设计

本文设计的高速数据采集系统在工作的过程中, 首先等待与待采集信号对应的开关控制信号选通, 然后将其送入到信号调理电路模块中进行整形、滤波、去燥、去漂移等等处理, 处理完成之后送入到 A/D 转换器进行模数转换, 之后利用FPGA实现FX3 传输模块与采集模块的数据传输, 存储模块的数据经FX3提取采集之后通过高速传输模式可以传送给USB3.0接口, 最终完成整个数据采集传输的过程。实际的使用过程中, 首先通过USB接口将数据采集传输系统与计算机连接起来, 系统驱动初始化之后, 经由 I2C, FX3芯片可以获取到USB接口的固件程序, 芯片内部寄存器初始化之后, 将外围电路状态设置好, 上位机就能够识别数据采集及传输系统[2]。

本文设计的高速数据采集系统由硬件及软件两部分组成, 前端设计有信号调理模块、电源模块、数据采集模块、高速数据传输模块、控制模块及其他辅助功能模块组成。其中控制模块的核心是FPGA, 数据采集模块的核心是A/D转换器、高速数据传输模块的核心是USB。

为了实现数据的A/D 转换, 该采集系统之中共设计了3个16路模拟开关, 考虑到系统设计建设成本问题, 加上PCB成品本身体积不宜太大, 因此本次设计中引入多路复用开关, 采用分时复用的方法从而实现A/D 转换芯片共享。本次设计的采集电路一共能够采集48路不同频率的模拟信号, 这也需要引入多路开关。

ADG706芯片具有高精度、低功耗、高准确度的优点, 包含有单路16选1的多路选择器, 每一路开关之间切换的时间低至50ns。本文设计的数据采集通道一共有48路, 因此一共需要三片ADG706芯片。

开关外围电路连接图

采集及前段处理电路工作过程中, 首先将A3-A0 的状态送到地址总线, 让模拟开关的某一块使能端EN变为高电平之后, 选通一路模拟信号, 对这一路信号进行滤波降噪、分压、跟随处理之后, 送入A/D 转换芯片之后进行离散采样处理。

 数据采集卡在采集数据的过程中, 采集量一般都是一些变化特别细微的非电平量或者电平量, 如果前期处理不当, 会影响数据采集的精度及准确度。因此本次设计时, 在数据采集模块加了一个信号调理电路群, 对48路采集输出信号进行放大、缓冲、滤波等处理。处理完成之后, 数据采集完成, 能够在计算机上将采集数据信息还原, 以供用户的分析利用。采集的数据信号经过信号调理电路之后, 经过稳压、滤波及降噪等处理, 信号的采集精度及准确度都明显提升。

模数转换器选择是整个数据采集系统设计的关键, A/D模数数据转换器选择时需要重点关注其转换精度、采样速度、通道数、输入电压范围、转换接口等等问题, 其中转换精度主要与系统被测信号的范围及系统要求总精度有关, 本系统精度要求为16位, 因此模数数据转换器选择16位的A/D芯片即可。系统的采样速度可以根据采样定理及最高采用速率来定, 本系统的最高采样率为120k Hz。此外, 为了满足高速的数据采集要求, 需要选择具有并行接口的A/D芯片。考虑到相关的技术指标及实际的应用需求, 本次设计中系统采集部分的核心器件是一种高速逐次逼近型A/D转换器。该A/D转换器支持8/6/4路同步采样输入, 使用过程中采用5单电源供电, 支持真双极性模拟输入电压, 所有的采样通道都能够以200k SPS的速率进行数据采用。同时该芯片内部自带一个高输入、低噪声的信号调理电路, 输入端集成了一个滤波器, 该滤波器具有40d B抗混叠抑制特性, 因此系统前段只需要设计一个一阶的低通滤波器, 配置一个电压跟随电路就能够将采样信号中的高频干扰过滤。

USB3.0接口本身具有电源电压供电的能力, 因此整个采集系统的硬件部分可以考虑采用USB3.0接口进行供电, 但该接口的标准电压为5V, 并不能完全满足所有模块的电压供给, 因此, 电源选择时需要考虑系统内部相关模块的电压需求及芯片过压保护及高压干扰等等问题。本次设计的采集电路的硬件部分外接了一个15V的电源电压, 为调理电路供电, 同时为了满足系统芯片的不同供电电压值要求, 系统设计时集成了一块电源电压管理芯片, 该芯片具有较强的电源管理的能力。

三、系统软件设计

信号采集传输系统的软件设计主要包括三部分内容, 即FPGA 驱动程序、FX3 固件程序及AD控制模块程序, 其中FPGA 内部结构的逻辑设计时需要将其划分为不同的模块, 分别进行erilog HDL编程, 各部分功能实现之后将其连接起来。

系统软件部分主要由USB接口控制器、数据控制器、PLL、A/D控制模块几部分组成。A/D控制主要通过对A/D芯片的功能管脚进行时钟控制完成, 该系统的时钟频率为50MHz。

A/D采集中首先对A/D芯片进行初始化, 初始化时启动A/D转换的片选信号CS、读信号RD、控制信号CVA/CVB, 将它们均置为高电平, 然后将控制信号CVA/CVB置为低电平一段时间后再置为高电平, 启动转换之后, 芯片会自动的将忙信号置为高电平, 3us左右, 如果忙信号持续置低, 说明此时模拟信号转换完成, 如果是高电平在在此等待。转换完成之后, 将读信号及片选信号拉为低电平, 过一段时间之后将读信号置为高电平, 此时数据信号线DB0~DB15上的数据即为第一通道数据, 然后将16个引脚的数据读回FPGA中, 实现一个通道数据的采集过程。第二个通道信号数据采集时, 首先将读信号置为低电平, 待第二个通道数字量送到AD数据信号线DB0~DB15上之后将读信号置为高电平, 然后将16个引脚的数据读回FPGA中, 第二个通道数据的采集完成, 此后其他6个通道数据采集按照这个过程进行。

USB接口控制程序开发时, USB设备的枚举、重枚举、初始化、电源管理、USB协议的实现等等工作均由固化程序完成。一般来说、固化程序可以存在于外扩的ROM或者芯片内部之中, 本次设计中主要将其存储在EEPROM中。EZ-USB FX3配置完成后, 芯片上电, 之后就能够顺利接收上位机发送的命令, 实现数据的超高速采集及传输。FX3固化程序可以完成应用程序的初始化参数配置、应用线程创建启动、错误处理、外部设备接口配置、DMA引擎配置、数据流设置等等功能。

结束语

本文就USB3.0进行了简单的介绍, 重点从硬件设计及软件设计两部分就基于USB3.0的高速信号采集系统的设计方法进行了分析探讨, 该采集系统将USB3.0与FPGA协议相结合, 能够实现高速率、高精度、高准确率的多通道数据采集传输。本文分析的内容比较简单, 希望能够为类似信号采集系统的设计工作提供参考。

摘要：信号采集系统是现代工业向自动化、智能化方向发展的产物之一, 目前已经广泛的应用于工业生产之中。USB接口具有性价比高、即插即用优点, 在数据传输领域优势明显, 本文主要将USB3.0与FPGA协议相结合, 开发出一套基于USB3.0接口的高速信号采集系统, 下文就该系统的设计流程进行简单的探讨分析。

关键词：USB接口,FPGA协议,高速信号采集系统

参考文献

[1]赵健博.基于FPGA和USB3.0的高速CMOS图像数据采集系统设计[D].吉林大学, 2015 (06) .

高速同步信号采集论文 第8篇

在电子侦察、天文观测等领域，对目标的方位角探测多采用天线阵列技术。随着对测向分辨率和精度的要求越来越高，测向阵列的发展具有大口径化、稀布阵化的趋势:阵元数量越来越多，阵元间距越来越大。这就要求与之相适应的数据采集技术更多地朝着多通道、分布式的方向发展，同时信号的相参处理要求各采集通道之间保持精确同步。

当前的数据采集多采用集中式架构，即将多路模拟信号经过射频前端处理后，通过电缆集中传输到采集单元进行量化处理。集中式采集架构的各个采集通道通常位于同一块采集卡上或同一个机箱内，只要保证各采集通道印制板走线长度一致即可保证各采集通道间的同步性。但是随着阵元数量的增多和阵元间距的扩大，集中式采集的弊端就会逐渐地显露出来:由于传输电缆之间插损及相位特性的差异，导致采样后的数据在幅度和相位上的不一致性，从而造成测向精度的下降，无法满足稀布阵列对数据采集的一致性要求。

本文针对稀布阵列应用中阵元间距远，通道数量多、一致性要求高的特点，提出了一种新型的、适用于远程同步数据采集的精确同步方案。该方案通过将各采集单元前置，采用级联分配方式向各个采集模块发送低相噪、低频率的参考时钟，在本地锁相倍频后产生同步的高频采样时钟;同时利用采集模块内的时间标签，对触发链路延时进行自动测量，实现AutoSync触发。在硬件设计上，该方案采用具有低抖动、低偏斜特性的时钟分配器和锁相环产生多路同步采样时钟，同时采集模块留有参考时钟和触发信号的输入/输出接口，便于系统扩展。根据该方案设计的远程多通道采集系统具有同步精度高、环境适应强、扩展性好的特点，适用于分布式、多通道且对同步性有较高要求的数据采集场合。

1 高速采样时钟同步设计

实现同步采集的关键之一在于采样时钟的产生和分配。采样时钟的同步包括频率和相位的对准，各个采集通道在统一的时钟节拍下进行数据采样。在集中式采集系统中，多个采集通道通常使用同一个采样时钟，或者是同一个参考时钟经过锁相倍频后产生的。这种系统内部的时钟同步可通过电路板的等长布线实现[2]。而对于分布式的多通道采集系统，由于物理结构的限制，各采集系统之间无法再共享同一个采样时钟。而且在稀布阵列应用中，面对的往往是宽带信号环境，以200MHz信号带宽为例，采用带通采样技术，采样时钟的频率也要高达500MHz。如此高频率的时钟信号在远距离传输时面临着功率衰减和相噪恶化的问题。

本文提出的时钟同步技术采用高性能锁相环器件对低频参考时钟进行锁相倍频，用来产生所需的高频率采样时钟信号，如图1所示。参考时钟信号由于频率较低(通常为10MHz～50MHz)，可以通过射频电缆进行远距离的传输而不会遭受很大的幅度衰减。实验表明，10MHz的时钟信号经过50米长的射频电缆传输后衰减仅为3dB，不仅扩展了传输的距离，还可大大简化参考源的设计。

图1中所示的各个锁相环器件的输入参考时钟来自于同一个时钟源，输出的采样时钟锁定到参考时钟后，不同通道间采样时钟的频率和相位即实现了同步。方案所采用的时钟分配器为ADI公司的AD9514芯片，该芯片具有两路独立输出的LVPECL时钟，输出加性抖动为飞秒量级(rms)，且输入时钟灵敏度低至150mVp-p，非常适合参考时钟的远距离传输。锁相环器件采用低相噪的AD9520芯片，该芯片最多支持12路的LVPECL时钟输出，不同通道之间的偏斜小于16ps，可确保不同采集通道间采样时钟的精确同步。

利用低频同源参考时钟，通过锁相倍频产生高频采样时钟的方式具有以下优点:首先可以解决高频采样时钟因长距离传输而引起的幅度衰减和相噪恶化问题;其次是可以提升采集系统的采样输出性噪比指标，如式(1)所示，由于采样时钟的抖动会降低输出性噪比，而锁相环的环路滤波器会将附加在参考时钟上的大部分抖动噪声滤除。

其中，SNRjitter为由时钟抖动噪声引起的性噪比，fin为输入信号频率，σjitter为采样时钟抖动噪声的均方根值。

2 AutoSync触发同步设计

当各通道的采样时钟保持同步后，确保同步采集的另一条件是使各个采集通道在同一个时刻开始采样。本文提出的基于时间标签的AutoSync触发同步方式，可以对触发链路上的延迟进行自动测量、校正。每个采集模块上都有记录本地当前时刻的计数器，驱动该计数器的时钟具有相同的频率，并且由同源参考时钟产生。以两个采集模块为例，其中采集模块1为主设备，采集模块2为从设备。当系统开始工作时，由于上电延时等原因，每个计数器在同一时刻的计数值会存在偏差。此时主设备根据指令产生触发信号，对内部计数器清零，同时将触发信号通过分配网络发送到从设备，传输延时为ΔT，当从设备接收到触发信号后对计数器进行置数操作，置数值为ΔT。

在进行触发操作之前，可通过同步操作对延时值进行自动测量，其原理如下:

(1)主设备向从设备发送同步数据包，并记录下发送该数据包的本地时刻T0。

(2)从设备接收到同步数据包后，记录下当前本地时刻T1。

(3)从设备向主设备返回同步数据包，其中含有从设备接收到该数据包时的本地时刻T1和当前发送时刻T2。

(4)主设备接收到返回数据包，并记录下当前时刻T3。

AutoSync自动延时测量的原理如图2所示。设主设备与从设备的计数器差值为Toffset，由于同步数据包的传输延时是固定的，因此有关系式:

得到:

最后计算得到传输延时值为:

延时值ΔT可通过指令的形式从主设备传递到从设备，一旦从设备接收到触发信号，就将内部的计数器值置为ΔT，而此时主设备的计数器也已经计到了ΔT，从而保证了两个采集模块之间的计数同步。当进行多通道同步采集时，主控设备向各采集模块发送采集开始时间，采集模块内部计数器计到该时间值时，触发采集操作。由于各个采集模块的计数器已经经过了同步，从而也就保证了各采集模块触发的同步。

3 系统方案设计及实现

根据应用需求，整个采集系统由3个采集模块组成，每个采集模块集成了8个采集通道，总共形成24个采集通道。每个采集模块经过系统级的同步后，在采样时钟和触发信号的控制下，进行同步采集操作。参考时钟和触发信号由主设备发出，采用级联分配方式，如图3所示。

采集系统中所使用的八通道采集模块是一种通用的高速数据采集卡，其中ADC的采样率为500MHz，量化分辨率为8-bit，方案框图如图4所示。输入模拟信号经过高速A/D芯片采样后被FP-GA锁存，再按照一定的格式组合成数据帧。数据帧可送入大容量的DDR2存储器进行暂存，也可以由高速数传接口直接传输到信号处理中心进行后续的处理。采集模块上留有触发信号输出接口，可对触发信号进行二次分配，便于系统的扩展。采集模块采用标准CPCI架构，由FPGA实现CPCI接口的控制以及指令的接收、译码。

4 采集性能测试

系统的性能测试包含两个方面，一是数据采集模块的性能测试，主要指有效量化位数指标;二是多通道间的同步性能测试。

在测试同步性能时，将采集模块1的一个通道数据和采集模块2的一个通道数据进行比较，两个采集模块相距50米。输入信号为275MHz～475MHz的正弦信号，频率间隔为20MHz。通道间同步性测试的原理是对同一个输入信号进行同步采集，两通道采集信号作相关运算得到相位差后，由式(5)即可求出两通道的时间延迟，将多次测量计算得到的标准偏差作为通道同步性的度量。

其中，Δφ为两通道采集信号的相位差，f为输入信号频率。

采集系统的测试结果如图5和图6所示。测试结果数据分析表明，两个采集通道的有效量化位数都达到了7.5-bit，两通道间的延时标准差优于20ps，满足了大口径稀布阵列应用对数据采集系统的要求。

5 结束语

本文利用对低频参考时钟进行锁相倍频产生高频采样时钟，结合一种基于时间标签的AutoSync触发方式，解决了稀布阵应用中由于ADC前置带来的不同通道间采集同步性问题。经实测验证，该采集系统的有效量化位数优于7.5-bit(8-bit分辨率)，通道间同步精度优于20ps(标准差)，能够满足稀布阵列应用对采集系统高精度、精确同步的要求。

摘要：针对大口径阵列应用对数据采集前置的要求,设计了一种新型分布式数据采集精确同步方案。该方案通过对参考时钟和触发信号进行级联分配,并结合一种AutoSync自动延时测量技术,不仅实现了精确同步采集,还可灵活扩展系统规模,具有高同步精度、高扩展性的特点。通过对实测数据分析表明,在两个采集模块间隔50米距离条件下,该方案可获得标准差为20ps的同步精度,适合大口径阵列的应用。

关键词：远程采集,精确同步,AutoSync触发同步

参考文献

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